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[OS Develop] FIFO

Description: 链接指针：按照进程到达系统的时间将处于就绪状态的进程连接成衣个就绪队列。指针指出下一个到达进程的进程控制块首地址。最后一个进程的链接指针为NULL。 估计运行时间：可由设计者任意指定一个时间值。 到达时间：进程创建时的系统时间或由用户指定。调度时，总是选择到达时间最早的进程。 进程状态：为简单起见，这里假定进程有两种状态：就绪和完成。并假定进程一创建就处于就绪状态，用R表示。当一个进程运行结束时，就将其设置成完成态，用C表示。 处理机调度时总是选择队首指针指向的进程投入运行。由于本实验是模拟实验，所以对被选中进程并不实际启动运行，而只是执行：估计运行时间减1。用这个操作来模拟进程的一次运行，而且省去进程的现场保护和现场恢复工作。
Platform: | Size: 8693 | Author: 真我 | Hits:

[OS Develop] 作业调度三种算法FCFS，SJF，HRN

Description: 作业调度三种算法FCFS，SJF，HRN -Job Scheduling Algorithm FCFS, SJF, 010-001
Platform: | Size: 3072 | Author: 杭天 | Hits:

[OS Develop] FIFO

Description: 链接指针：按照进程到达系统的时间将处于就绪状态的进程连接成衣个就绪队列。指针指出下一个到达进程的进程控制块首地址。最后一个进程的链接指针为NULL。 估计运行时间：可由设计者任意指定一个时间值。 到达时间：进程创建时的系统时间或由用户指定。调度时，总是选择到达时间最早的进程。 进程状态：为简单起见，这里假定进程有两种状态：就绪和完成。并假定进程一创建就处于就绪状态，用R表示。当一个进程运行结束时，就将其设置成完成态，用C表示。 处理机调度时总是选择队首指针指向的进程投入运行。由于本实验是模拟实验，所以对被选中进程并不实际启动运行，而只是执行：估计运行时间减1。用这个操作来模拟进程的一次运行，而且省去进程的现场保护和现场恢复工作。 -err
Platform: | Size: 8192 | Author: 真我 | Hits:

[Video Capture] camera_up

Description: Camera Interface模块是视频输入转换存储模块。该模块一端接通用的video camera设备，另一端接AHB总线。实现了将Camera捕捉到的数据进行转换、并通过DMA存储到memory中。该IP支持ITU-R BT 601/656 8-bit 模式。支持YCbCr, RGB格式输入。可以将camera产生的YCbCr信号转换成24bit RGB 信号，然后下采样生成16bit RGB 5：6：5的LCD能直接读取显示的数据。该设备支持图像的镜像和翻转，以便适应手持式设备在移动环境中图像的捕捉。可变的同步信号极性使得可以兼容各种摄像头外设。Camera Interface兼容AMBA规范， AHB SLAVE接口，用于读取软件配置数据和设置数据存放地址和1帧数据占用的空间。-The Camera IP Core is small and flexible video data coverter. It is connected to a typical video camera ICs with 8-bit digital video data, Horizontal synchronization and Vertical synchronization signals. The core is connected through FIFO to a WISHBONE bus on the other side. Both sides of the core can operate at fully asynchronous clock frequencies. The Camera IP Core convertes 4:2:2 YCbCr video data (sometimes called YUV, but not totally the same Y is the same, while Cb and Cr are U and V multiplied by a constant) to a 24-bit RGB. 24-bit or 16-bit RGB data, downsampled from 24-bit RGB, is then sent to the system (video) memory, however conversion can also be by-passed. Interrupt can be generated after frame-buffer in system (video) memory is filled up or after setable number of horizontal lines written to frame-buffer.
Platform: | Size: 32768 | Author: 孙喆 | Hits:

[VC/MFC] 06_duilie

Description: 像堆栈一样，队列也是一种特殊的线性表。队列的插入和删除操作分别在线性表的两端进 行，因此，队列是一个先进先出（ first-in-first-out, FIFO）的线性表。尽管可以很容易地从线 性表类L i n e a r L i s t（见程序3 - 1）和链表类C h a i n（见程序3 - 8）中派生出队列类，但在本章中并 没有这样做。出于对执行效率的考虑，我们把队列设计成一个基类，分别采用了公式化描述和 链表描述。-The same as the stack, the queue is a special kind of linear form. Queue insert and delete operations were carried out at both ends of the linear table, so the queue is a FIFO (first-in-first-out, FIFO) linear form. Although easily from the linear form class L inear L ist (see procedure 3- 1) and the list class C hain (see procedure 3- 8), the derived queue class, but in this chapter did not do so. Out of the efficiency considerations, we designed a base class queue were formulated by a description and list descriptions.
Platform: | Size: 818176 | Author: 谢锦明 | Hits:

[VHDL-FPGA-Verilog] memtest

Description: 在数字系统中，一般存在多个芯片，利用不同的特点用于实现不同的功能，一般都包含CPU,FPGA,AD,DA,memory，ASSP（专用标准模块）,ASIC等。CPU用于进行智能控制，FPGA进行硬件算法处理和多设备接口，AD进行模数转换，DA进行数模转换，memory存储临时数据。因此，FPGA如何与其他芯片进行通讯是重要的设计内容。数据输入，数据输出，双向通讯，指令传递，地址管理，不同时钟的异步通讯问题等等都需要处理。最基本的MEMORY如SRAM(128KX8bbit静态存储器628128)涉及到其中的输入，输出，双向通讯，地址管理问题，具有很强的代表性。在同步数字系统中更大量用到FIFO,SDRAM等等。其中FIFO使用方便简单，用处很广。在QUARTUSII软件库中，就有各种FPGA片内MEMORY供使用。但是FPGA的片内MEMORY容量太有限，因此外部MEMORY也是经常需要的。因此，本程序让大家学习控制芯片内外的MEMORY,为与其他智能设备的通讯学习打下基础。-In the digital system, generally there are several chips, the use of different features used to implement different functions, generally includes CPU, FPGA, AD, DA, memory, ASSP (application specific standard module), ASIC and so on. CPU is used for intelligent control, FPGA hardware algorithm processing and multi-device interface, AD to ADC, DA for digital-analog conversion, memory to store temporary data. Therefore, FPGA how to communicate with other chips are important design elements. Data input, data output, two-way communication, instruction delivery, address management, different clock asynchronous communication problems, and so have to deal with. If the most basic MEMORY SRAM (128KX8bbit static memory 628 128) which involved the input, output, bi-directional communication, address management issues, with strong representation. In synchronous digital systems a lot more use FIFO, SDRAM, etc.. One simple and easy to use FIFO, use very broad. In QUARTUSII software library, there ar
Platform: | Size: 223232 | Author: 平凡 | Hits:

[VHDL-FPGA-Verilog] auto_w_r_spi

Description: 能够自动读写SPI ROM的控制器，读写的资料直接放到fifo中，经过实际的班子验证，很好用。-Can automatically read and write SPI ROM controller, read and write data directly into fifo, after the actual verification team, very good use.
Platform: | Size: 9216 | Author: wwww | Hits:

[Linux-Unix] iop_fifo_out_defs

Description: Register r masked intr, scope iop fifo out.
Platform: | Size: 2048 | Author: vuiyknai | Hits:

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